بررسی تأثیر خطای تک رخدادی بر روی مدار حلقه قفل فاز و طراحی ساختار مقاوم در برابر تابش

طراحی یک مدار حلقه ی قفل شونده در فاز

در این پایان نامه طراحی یک حلقه ی قفل شونده در فاز برای کاربردهای فرکانس بالا در توان مصرفی پایین در نظر گرفته شده است. حلقه های قفل شونده در فاز تقریباً در تمام سیستم های مخابراتی استفاده می شوند. کاربردهای آن ها شامل بازیابی ساعت از سیگنال های دیجیتالی، مدولاسیون و دمدولاسیون، بازیابی سیگنال حامل از سیگنال های ماهواره ای و غیره می باشد. در مدار پیشنهادی با نوآوری در طراحی دو مدار آشکارساز فاز ...

طراحی PLL دو حلقه ای مبتنی بر آشکارسازی فاز پنجره‌ای با سرعت قفل بالا، توان مصرفی و اسپور مرجع پایین

In this paper, a dual loop PLL with short locking time, low power consumption and low reference spur is presented. The output frequency and reference frequency of the designed circuit are 3.2 GHz and 50 MHz, respectively, aimed to WiMAX applications. In the proposed circuit in locked state, some parts of the circuit could be powered off, to reduce overall power consumption. Phase detection in t...

طراحی یک مدار XOR-XNOR کم مصرف مقاوم در برابر نویز

  با توجه به نقش اصلی گیت­های XNOR-XOR و با توجه به این که مدارهای بلوک­های ساختاری، پایه مدارهای محاسباتی بسیاری، از جمله ضرب­کننده­ها، تمام جمع­کننده­ها، مقایسه­گرها و دیگر مدارها هستند، روش­های جدید برای این مدارها به منظور بهبود دادن سرعت و توان پیشنهاد شده است. با کاهش مقیاس به فناوری زیرمیکرون (Deep Submicron) امنیت نویز یک پارامتر هم اهمیت با توان، سرعت و فضا شده است. در این مقاله عملکرد...

رنگهای مقاوم در برابر حکاکی برای تابلوهای مدار چاپی

طراحی ضرب کننده فرکانسی بر اساس حلقه قفل شده تاخیر دیجیتالی و با سرعت بالا

Lock and settling times are two parameters which are of high importance in design of DLL-based frequency multipliers. A new architecture for DLL-based frequency multipliers in digital domain is designed in this paper. In the proposed architecture instead of using charge pump, phase frequency detector and loop filter a digital signal processor is used. Gradient algorithm is used in the proposed ...

طراحی و شبیه سازی مدار مجتمع بازیابی پالس ساعت و داده در نرخ 5 گیگابیت بر ثانیه با روش قفل فاز سریع برای گیرنده‌های مخابراتی پر سرعت

در این مقاله به طراحی و شبیه سازی یک مدار مجتمع بازیابی ساعت و داده­ی سریع با نرخ داده­ی 5 گیگابیت برثانیه با روش فاز میانی پرداخته شده است. مدارهای بازیابی پالس ساعت و داده از اهمیت ویژه­ای در مخابرات نوری برخوردار هستند و در گیرنده­های پرسرعت نقش کلیدی دارند. مدار پیشنهادی با به کارگیری روش فاز میانی و با استفاده از فناوری سی ماس18/0 میکرومتر در شبیه ساز ADS طراحی و شبیه ‌سازی ‌شده است. نتایج...